秋豪
大家好，欢迎收听《晚点聊》，我是本期主播秋豪。今天的主题是 EDA，由 EDA 三巨头之一的新思科技支持播出。
AI 需要算力，需要 GPU，而能设计出 GPU 芯片的其实是一套看不见的软件工具，也就是 EDA。EDA 处于整个芯片产业链最上游的环节，它的市场非常集中，基本被三巨头所垄断。近期因为一些非市场因素，EDA 也受到了前所未有的关注。
上个月行业里还有一件很大的事，新思完成了对 Ansys 的 350 亿美元收购，这是整个行业有史以来最大规模的并购，也帮新思补齐了系统级仿真的能力。本期我将和晚点科技组的曼祺一起，跟两位一线资深芯片工程师文哥和 Very 老哥一起聊聊 EDA。他们分别来自一家国际芯片设计大厂和一家国产芯片公司。
我们会聊到 EDA 为什么重要，EDA 公司的商业模式和发展方式是什么样的，大模型给 EDA 带来了什么变化，以及国产 EDA 的机会在哪里。
文哥
哈喽，大家好，我是文哥。我目前就职于某国际大厂，主要做芯片设计。目前我已经参与了多款高性能芯片，包括 CPU、GPU 的设计服务，同时我在芯片测试领域也有一些经验。
目前我在上海市科普作家协会担任会员，同时也是中国计算机学会会员。我的主要创作方向包括科技热点解读、芯片科普、技术分享和职场等内容。目前我已经出版了一部作品，叫《了不起的芯片》。
Very 老哥
大家好，我是 Very 老哥。我是一个资深的芯片架构师，并且喜欢写作。我最近出版了一本新书，叫《新术：算力驱动架构变革》。
程曼祺
1. EDA 影响芯片上限
对，两位好。EDA 其实对于芯片行业来说是非常重要的一个领域，我们之前经常说它是一个“卡脖子”的领域。但是我想知道，两位如果向不懂芯片的朋友介绍，会怎么介绍 EDA 软件？为什么看不见的 EDA 会影响到我们的手机、AI、汽车，甚至方方面面？
文哥
我觉得大家可能都听过一个比喻，很多人会把芯片比作一座城市。如果你把它打开，会发现里面的电路结构非常精密。我们把这个比喻简化一点，把它比作一座摩天大楼。
我举个例子，比如上海中心大厦。我们可以把芯片的整个设计过程比作建造一座现代摩天大楼。想建造摩天大楼，光有钢筋、水泥和天才建筑师是不够的，你还需要工具。对于芯片来说，就是一套无比精密的设计工具和施工蓝图。
EDA 软件就是设计并验证这些纳米级电子大厦的尺子、计算器和施工图。它决定了什么呢？决定了你的芯片或者你的大楼能不能造出来，造得好不好，造得快不快。这 3 个问题，从上个世纪 80 年代就已经存在了。
在那会儿可能还没有 EDA 软件，芯片设计就是用手画的。我前两天在看黄仁勋的传记，里面提到过这一点。他当时讲到自己怎么用手去画电路图。那时候晶体管还没有那么多，可能几百个、几千个，还画得过来，但是现在已经成百亿、上千亿个了，已经超出了手画的范围。
所以我们这一代工程师没有过过苦日子，我们生来就是有 EDA 的，但那个时候不是。再回到这 3 个问题：能不能造出来？我觉得没有 EDA 的话，你想设计这成百上千亿个晶体管是不可能的。你再好的芯片设计想法，都没有办法变成可制造的精确图纸。
第二个问题是造得好不好。EDA 直接影响芯片的性能、功耗和面积。这 3 点对应的是：你的芯片跑得快不快，功耗大不大、省不省电，以及面积大小直接牵扯到成本。
还有一个是可靠性，稳不稳定。所以手机的续航、AI 的计算速度、汽车的安全，其实都根植于 EDA。
最后就是造得快不快。你想想，上百亿个晶体管，手画要画到什么时候？但是有了 EDA 就不一样了。用手画已经远超人力，是不可想象的事情，但是 EDA 的自动化程度直接决定了我们创新的速度。
虽然我们看不见 EDA，但也正是因为这套 EDA 工具在幕后定义了所有电子产品的天花板。可能普通人不知道 EDA，但是对我们芯片设计工程师来讲，我们看 EDA 工具的时间可能比每天玩手机的时间还多。
程曼祺
讲到这里，我想到了 EDA 的起源。其实就是一位热爱音乐的技术专家 Aart de Geus 博士，他在 1986 年搞出了一个划时代的东西——逻辑综合技术，然后也创立了新思科技。
这个技术让芯片设计进入了自动化设计，也就是我们常说的 EDA 时代，也在一定程度上延续了摩尔定律的发展。
Very 老哥
对，我作为一个芯片设计师，EDA 工具是每天都要接触的必要工具。它相当于人手的工具，没有它实际上就吃不了饭。所以 EDA 相当于我们吃饭的筷子，也相当于我们开车时使用的方向盘。
作为整个芯片设计工程来说，从最前端的设计，包括代码仿真、芯片综合、芯片验证，都需要 EDA 工具从头到尾来实现。因为人没有办法精确地摆放每个晶体管和电路，所以只能依靠 EDA 工具这根拐杖，帮助我们完成设计。
从最初的 4004 芯片，那时候是 2,700 个晶体管，到现在的 GPU，大约有十亿甚至百亿级的晶体管，这么多晶体管已经远超我们人类所能想象或者控制的范围。
所以我们必须有一个工具，帮助我们把这么多晶体管摆放在手指甲盖大小的区域里面，EDA 工具正是起到这样的作用。
程曼祺
2. 从架构走向后端
文哥老师刚刚其实已经做过一个比喻了，就是关于 EDA 整体的比喻。我想如果我们再细化一下，把它拆到更细分的环节，还是用盖大楼或者装修房子的比喻来解释，架构设计、验证和后端各自都在做些什么？
文哥
不说建造大楼，我们就来说装修一个房子。因为建造城市或者大楼大家没有经验，但是装修房子，我相信很多人都有经验。
首先，我们做芯片的架构设计，就相当于业主和设计师一起敲定整个房子的建造或者装修清单。核心任务是什么？在芯片这里就是说要干什么和怎么干。
举个例子，业主说我要一个三居室、两个卫生间，还要实现全屋智能。风格可以是中式复古或者欧式风格。设计师要根据这些要求，绘制一个户型规划图。
那到了芯片这里，几室几厅可能对应的是芯片的核心数，或者缓存大小。家里的水、电、网络容量设计，可能就是总线带宽和内存接口。假如我们想实现全屋智能，这就相当于在芯片里面规划一个加速单元。
假如房子比较大，是一个大平层，我想临时增加一个健身房，对于芯片来说，就是要集成一个新的功能模块，可能是 AI 模块，也可能是 ISP，类似于这种。
再扩展一点，比如我们做 RISC-V，要实现一个向量扩展，那是不是也要在芯片里面留出一些可改造的空间，就像留出一面承重墙，方便后续改造？这就是整个设计和装修之间的大概关系。
验证就是确保我们的设计百分之百符合业主的要求，并且没有任何安全隐患。好比说在房子里把整个卫生间灌满水，地面上都是水；让整个房子的电路过载，把家里大功率电器都打开。更严苛一点，还可以做地震模拟实验。
所以我们做验证的时候，会检查设计图纸或者整个建好的房子是不是符合规范，确保没有漏水，承重墙不能拆，防水和电路不会短路。
后端就有点像施工队，可以进行精装交付，把业主的规划变成实际的居住体验，同时解决一些实际冲突，比如布局和布线。家具摆放要避开承重墙，在我们这边可能就要绕开时钟树的干扰区。
布线就像把电线、网线埋进去，放在外面不美观。两个线之间还要保持一定距离，不能碰到，否则会短路，也会产生信号干扰。对于芯片来说，就要避免信号串扰。
最后还要做一些 DRC 检查，也就是设计规则检查。比如两块瓷砖之间的缝是不是要小于几毫米，最后到晶圆厂制造时，也要满足一定的纳米级间距规则。
大概就是这样一个映射。布局布线、时序优化、时钟树，这些都是芯片设计术语。大家只要理解装修房子的概念就好了，它和芯片设计有异曲同工之妙。
当然，从另外一个角度来讲，做芯片要比装修难得多。
Very 老哥
文哥说得很好，我稍微补充一点。我们用装修房子来比喻的话，其实整个芯片的设计，不论是架构设计、验证还是后端，到了这个阶段，整个房子还是没有的。实际上我们做的都是设计。
架构设计完全就是设计图。验证呢，芯片验证更多是基于这张架构图进行验证。它会模拟架构图上描述的尺寸大小，甚至一栋大楼有 100 层，它也会模拟一下这种建筑的抗震能力。
这一切都是通过 EDA 工具先进行模拟和验证，验证的还是那张图，而不是已经建成的大楼。
最后的后端更像是按照设计真正做出来的模型。可能和造房子不一样，我们把后端设计出来的文件或者模型文件，交给一家叫芯片制造厂的公司，它最后把这栋大楼生产出来。
所以装修房子给人的感觉是所见即所得，非常直观。但是从芯片设计来说，从架构设计、验证一直到后端，这时候还处于纸上谈兵的阶段，所有东西都以数据文件的形式保存下来。只有把这些数据文件交给芯片制造厂，它按照这些文件生产出来，才真正得到一栋房子。
从这个角度来看，我们所有的设计工作都摸不到最终的芯片实物。前期的所有工作，都要靠 EDA 工具给我们反馈各种信息，包括功能、性能、面积等。
程曼祺
3. 验证吞掉七成成本
之前我们也聊到过成本问题。大家现在看到一些科技公司，经常会把自研芯片做成宣传卖点。我想请教两位，在一个具体的芯片项目里，哪些环节最烧钱、最花时间？
之前也有一些说法，比如一个芯片返工，可能会造成几百万甚至上千万美元的损失。这些钱主要花在哪里？EDA 在当中会扮演什么角色，又是怎么减少这一类损失的？
Very 老哥
我们整个芯片设计过程的成本，可以分成几部分。一个是 NRE 成本，前期 NRE 成本最重要的有几块：第一是 IP 成本，我们去购买 IP；另外是后端设计成本；还包括流片时掩膜版的成本。这 3 个实际上是大头。
从设计一块芯片开始，就要涉及各种 IP 的采购。IP 采购以后，要通过架构设计把它们集合到一起。当然我们也会自己研发各种 IP。研发 IP 的过程，最终体现在人月上。比如用了 20 个工程师研发 1 年，就是 240 人月的成本。外采的 IP 最终体现为采购价格，自己研发的 IP 则体现在人月成本上。
把芯片整个设计完，其实才完成了 30% 的工作，剩下 70% 的工作实际上是验证。验证就是针对 IP、架构以及由这些架构组成的整个芯片设计进行验证。
我们 70% 的人力和 70% 的时间都在验证上，因为要保证芯片流片前，所有验证都符合规定。验证有几个指标，比如功能覆盖率一般要到 100%，状态机覆盖率、分支覆盖率、代码覆盖率等，也都要完全符合指标。
举个例子，一个芯片少则几十万行代码，多则几百万行代码，要让每一行都覆盖到，大家就可以想象验证的难度了。
所以整个成本很大一部分都在这里。芯片公司在验证上投入的能力也很大，因为芯片回来以后，一旦出现 bug，或者导致芯片不能使用，前期可能上亿元的投资就全部打水漂了。因此大家非常在意验证质量。
EDA 工具帮助团队省钱，有几个方面。第一个是验证 IP，也就是 VIP。我们做芯片不是从零开始的，如果所有模块都自研，整个投入和工程师团队都会非常大。
我们一般会购买 CPU IP。比如做一个高速算法芯片，算法可能买不到，需要自己研发，但是周围配套的 3D、I/O、CPU 以及小 CPU 等模块，可能都会外采。
把关键模块和外采 IP 组成整个芯片以后，就要对整个芯片进行验证。无论是外采的还是自己研发的，都要做到 100% 正确，这实际上非常花时间。
设计可以购买 IP，验证也有一种快速提升效率的方法，就是使用 VIP，也就是 Verification IP。VIP 可以极大提升验证效率，同时还有一些自动化验证手段，比如 UVM，以及验证工具支持的 UVM 验证方法学。最终要达到 sign-off 的标准，才能进行流片。
所以对于要量产的公司来说，验证质量宁可更严格一些，也不能放松。
总结一下，我认为验证是最烧钱、也最花时间的环节。如果有合适的 Verification IP，就可以加速整个验证过程，包括 EDA 工具本身。
比如我们仿真一个 case，一个大的 case，特别是大项目，一个 case 点一下可能就要几十分钟，甚至 1 个小时。如果能缩短这个时间，1,000 次迭代就会快很多。
文哥
Very 老哥已经讲得很全面了，我稍微补充一下。刚才 Very 老哥讲到这些 IP，确实通过 VIP 可以在验证方面省很多心。
比如新思有各种各样的 IP，包括接口 IP，像 PCIe、USB，还有处理器 IP、存储 IP，甚至人工智能相关的 IP。这确实是一方面，因为这些验证是很困难的事情。
从我们的实际经验来看，验证这一块确实也是最花时间的。我再补充一点，最烧钱的我觉得还有可测性设计和测试，因为我在做这一块。
首先，可测性设计工程师在人力方面，虽然没有设计和验证工程师那么多，但也不少。比如有 10 个人做设计，可能还需要 3、4 个可测性设计工程师。从一些典型大公司的配比来看，这一块占的比例也不算少。
另外，这只是测试的前置阶段。可测性设计也是为后面的测试服务。现在芯片越来越大，测试也越来越困难。大家都知道，百亿级、千亿级晶体管的芯片，怎么样才能保证制造过程中没有任何问题？这就要靠测试来保证。
流片回来以后，无论是晶圆级的，还是封装好的芯片级的，都要拿到 ATE 机台上测试。ATE 测试机是非常精密的设备。我们都知道光刻机很贵，但 ATE 测试机也很贵，虽然没有光刻机贵，但多买几台测试机，成本也差不多能换一台光刻机。
这些设备都非常精密，实际上是在纳秒级的时间尺度上测试功能。很多小公司买不起测试机台，只能租用，租金可能是 100 到 200 美元一个小时。
测试速度也是时间成本，它决定了芯片能不能推向市场。所以从现在整个行业来看，随着芯片规模增加，大家越来越重视测试，也越来越愿意在测试上投入时间。
半导体行业还有一个“十倍定律”：如果芯片有 bug，我在设计阶段发现，这是最省时间、最省钱的。如果芯片已经流片回来才发现 bug，修复成本可能要比设计阶段高 10 倍的时间或者金钱。
刚才 Very 老哥也讲了，掩膜版制造非常贵，可能要上千万。如果把有问题的芯片卖给客户，客户已经装进手机、电脑，或者汽车里面，更严重的是这时才发现芯片有问题，再想召回，成本就不仅是金钱和时间成本了，而是信任成本。
我们这个行业非常讲究信任和信誉，这种隐形成本也是非常高的。
程曼祺
4. EDA 是卖铲子生意
接下来我们想关注一下 EDA 公司的商业模式和目前的增长情况。大家经常有一个比喻，会把 EDA 公司比作卖铲子的人。我想请教两位，这门生意到底好在哪里，难点又在哪里？
Very 老哥
我想好处在于，EDA 工具不太像芯片。芯片属于高端制造业，高端制造业必然面临一个问题：你卖一片芯片，生产一片就有成本。
但 EDA 工具本质上是软件，是 license。给一家公司的成本，和给 10 家、100 家、1,000 家公司的成本，差别并没有那么大。
EDA 工具其实类似于 IP，分发没有太多成本。它的难处在于，第一，你凭什么让客户花这么多钱购买你的 EDA 工具？它必须有一个充分的理由打动客户。
你必须让客户相信，用这套 EDA 工具能够稳定、可靠地量产出芯片。它的技术高度必须足以让客户信服，否则客户不可能花钱买一套不可靠的 EDA 工具。
即使花 100 万美元购买 EDA 工具，可能做出来的是价值 1 亿美元的芯片，投入和产出是 100 倍的关系。所以 EDA 工具的技术门槛必须非常高，必须让芯片设计公司心甘情愿地掏这笔钱。我想这就是它的难点。
文哥
刚才 Very 老哥提到，EDA 工具可以分发给很多公司。我觉得这就是它旱涝保收的特性。半导体行业是有周期的，这个周期可能对芯片设计公司或者制造公司影响很大，但对 EDA 公司相对来说影响比较小。
所以它第一个优点就是旱涝保收。
另外一个是不可或缺性。刚才我们提到，芯片设计不能没有 EDA，所以 EDA 是整个行业的咽喉要道。也可以用一个比喻：如果把芯片比作数字时代的石油，那么 EDA 工具就是开采石油的铲子，或者开采工具。
无论下游是手机、AI 芯片还是汽车，无论行业景气与否，芯片设计师要造芯片，第一件事就是打开 EDA。
第二个好处是，它拥有非常高的壁垒和护城河。这把铲子不是普通的铲子，需要数十年的技术积累，也需要经过百亿级、千亿级晶体管设计经验的迭代，才能铸就如此高的壁垒。
我觉得这个壁垒有 3 点。第一个是算法壁垒，底层可能是数学，在物理仿真和实际分析方面，需要有计算科学的功底。
第二个是工艺协同壁垒。看起来 EDA 和制造没有直接关系，但它和台积电、三星、英特尔这些晶圆厂的最新工艺紧密耦合，需要实时更新设计规则库。
最后一个是生态壁垒。工具链要无缝集成，要形成从设计到仿真、验证、测试的全流程覆盖，客户迁移成本很高。
这也是为什么国产 EDA 想从三巨头手里抢客户，并没有那么简单。
Very 老哥
难点也有。首先，一套 EDA 如果是为 28 纳米工艺做的，想迁移到更先进的工艺，底层改动会非常大。整个 EDA 工具从算法，到真实运行的脚本，再到工具界面，都可能需要重新推翻重来，研发投入非常巨大。
如果 EDA 跟不上先进工艺，很可能就会面临淘汰。
第二，刚才我们提到，EDA 的好处是旱涝保收，但它也有缺点。EDA 公司赚的是设计阶段的铲子钱，但赚不到芯片量产后的金子钱。
举个例子，英伟达或者其他公司，芯片出货 1,000 万片甚至 1 亿片，和 EDA 公司关系不大，因为费用已经一次性付给 EDA 公司了。芯片量产之后赚到的钱，EDA 公司拿不到。
所以总结一下，EDA 这门卖铲子的生意，本质上是站在整个行业的塔尖，服务这些最难缠的客户。它享受了技术垄断的红利，但也要承受整个半导体行业向前推进的压力。
老话说，没有金刚钻，也揽不了瓷器活。
程曼祺
想请教两位，在购买 EDA 工具的时候，一般是怎么收费的？对于企业来说，尤其是一些客户，现金流会受到什么影响？
程曼祺
我不知道 Very 老哥买没买过。
Very 老哥
我没买过，因为我只是负责使用。按照我粗浅的了解，主要可能有几种方式，包括一次性买断。买断之后，这个版本就可以一直使用。
有的可能是按年订阅，今年用完，明年再续约，就可以使用新的功能。还有一种是按用量付费，也就是 license。你跑多少个芯片、芯片规模多大、多少人使用，可能都会影响费用。
至于现金流，如果购买永久授权，现金流压力可能比较大，因为一次性要支付更多费用。但是如果长期使用，成本平摊下来，长期现金流压力会小一些。
如果按年订阅，我觉得属于中等程度的现金流压力。万一芯片卖得不好、业绩不好，或者半导体周期处在下行状态，这种刚性支出就很难削减。
按用量付费的话，现金流压力可能最小，但波动性比较大。万一今天提一个新的 request，使用量短时间内剧增，成本就可能处于失控状态。
Very 老哥
据我了解，大部分 EDA 工具是按照时间收费的。比如 license 有一个到期时间，每年到期一次。今天是 2025 年 8 月 19 日，明年 2026 年 8 月 19 日到期，这就是按年订阅。
按年订阅是一年多少钱，同时还有功能上的区别。可能会给你一张表，你需要哪些功能就勾选哪些，每项的成本可能不一样，只使用需要的功能。
文哥
对，这一般是通过 license 控制的。它有不同的 license，你购买哪一种，就获得对应的权限。使用量也有区别。
比如我在调试一个芯片的问题，要打开 GUI，100 个人打开和 1 个人打开，价格还是有区别的。使用的人越多，价格越贵。我觉得这个商业模式也蛮有意思。
程曼祺
我之前其实去接触过一些国产 EDA 初创公司。当时让我挺意外的是，我问他们一开始的客户主要来自哪里。
我原本的想法是，因为它是新公司，为了节约成本，可能会找一些国内芯片公司或者初创公司。对这些客户来说，换用国产工具可能比直接购买大厂工具更便宜。
但他们告诉我，客户其实主要来自硅谷的一些初创公司。为什么呢？因为国内芯片公司如果是大公司，预算充足，可能直接买 Cadence 或新思的工具；如果是小公司，就涉及国内客户的付费意愿，有些公司可能直接使用盗版。
所以对国产 EDA 公司来说，在创业初期获得稳定客户和收入其实挺难的，反而可能最早接触一些硅谷初创公司，把它们作为小客户，帮助自己度过初期阶段。
5. AI 重塑 EDA
最近两年大家谈论比较多的一个下游变化，是算力短缺和 AI 爆发。想请教两位，AI 的爆发对 EDA 具体会有哪些影响？这种影响会立刻放大，还是会有一些传导滞后的效应？
Very 老哥
我觉得目前 EDA 相关的影响有两个方面：一个是算力芯片对 EDA 的影响，另一个是 AI 对 EDA 的影响。
先说前一个。算力芯片的设计，肯定会对 EDA 产生新的促进作用。现在新的算力芯片，很多是通过 2.5D 封装来做的。在新的封装情况下，EDA 工具怎么支持算力芯片的整个设计流程？
甚至还有 3D EDA，通过 TSV 进行堆叠，做 3D 的算力芯片。在这种情况下，EDA 工具怎么服务算力芯片从设计、仿真到量产的整个流程？我觉得这是一个挑战。
另一个挑战是现在大家都在说 all in AI。我们讲 AIGC，GC 大家都知道是 content，也就是生成内容。我还提出过一个 AIGC，意思是 AI-generated chip，也就是通过 AI 自动生成芯片。
举个例子，它可以自动生成一堆 Verilog 代码，也就是芯片设计代码。这些芯片设计代码又可以通过自动化流程，一步一步设计成最终的网表、GDS，最后进入生产。
如果把 AI 灌入整个 EDA 工具，就会发现，AI 最终是不是可以从设计阶段开始，一直到量产阶段结束，完成从生到死的全流程？
所以我觉得 AI 现在或者即将赋能整个 EDA 行业，很有可能变成 EDA 的关键 feature，可以自动完成芯片设计中的某些步骤，甚至从头开始设计完一款完整的芯片。这只是我的个人看法，不知道文哥有什么观点？
文哥
我比较同意 Very 老哥的观点。关于这个问题，我觉得 AI 对 EDA 的影响还是不小的，可以分为短期、中期和长期来谈。
总体来讲，我觉得会有一些即时压力，但从长期来看，它也会和一些长期变革交织在一起。
先说短期。现在 AI 的爆发直接推高了整个芯片设计的复杂度和规模，这对 EDA 产生了立刻的压力。
现在大模型很火，大模型芯片需要训练，比如千亿参数的大模型加速器。这些芯片都集成了上百亿甚至千亿个晶体管。传统的布局布线工具很难处理这种超大规模的网表，这会导致运行延时非常大，甚至整个软件崩溃。
软件崩溃以后要重启，再走一套流程，非常浪费时间。甚至传统的布局布线工具根本处理不了这么大的芯片设计。
从中期来看，可能会有一些滞后，但总体来讲，AI 技术还是会渗透到 EDA 的深层次变革中。
我觉得 AI 对 EDA 的赋能，不是简单的替代，而是和 EDA 共同重构整个生态。AI 和 EDA 想要更好地共存，可能还需要 3 个方面的突破。
首先是算法层面。比如我们需要通过神经网络预测布局阶段的时延，缩短收敛周期。但前提是要积累海量工艺库数据，用来训练模型。
第二是整个工具链的整合。比如最近新思收购 Ansys，它们可以进行从芯片级到系统级的设计协同优化。如果这两者能够深度耦合，我觉得会加速整个芯片设计流程。
最后是如何和开发者、客户建立信任。要确保客户知道，这个工具是安全的，不会把他们的 confidential，也就是机密数据泄露出去。
从长期来看，AI 和 EDA 是共生进化的。现在整个芯片设计行业已经脱离不了 AI。不仅是我们用 AI 做芯片，芯片是 AI 算力的底层基础，同时芯片也在反哺芯片设计。
如果大家对 AI 和 EDA 有了解的话，新思其实是全球第一个把 AI 用于 EDA 的公司。我相信新思有一款产品叫 DSO.ai，据我了解，现在已经在不少公司使用。
使用 DSO.ai，可以得到更出色的 PPA 结果，也就是面积、功耗和性能方面的结果。同时还可以加速整个芯片设计流程，更快完成芯片设计，早点量产，早点抢占市场。
程曼祺
其实当 AI 有了大量数据进行训练，也可能帮助工程师想出不同的 idea，我觉得这对创新也很有帮助。它甚至支持实时对话，帮助你解决设计中的问题，有时候可能比向 EDA 公司提 case 得到反馈更快。
6. 护城河与行业整合
大家都知道，EDA 是一个壁垒非常高、参与玩家又很少的行业。想请教两位，这个行业的门槛主要集中在哪一块？到底是算法、数据还是生态？
我们之前也看到国产 EDA 公司试图拓展更多客户，争取更多收入和份额，但这件事其实还是很难。新进入者想要突破进入这个行业，最深的壁垒是什么？
秋豪
我觉得应该是算法。为什么是算法？比如我们做 100 个门的设计，可能用比较简单的算法就能达到收敛。但如果要做十亿甚至百亿门规模的电路，现在的 EDA 工具可能就已经捉襟见肘了。
如果一家小公司从零开始，把自己的算法适配到这么大的规模上，简直是不可想象的事情。不仅要最终设计完成，还要保证结果正确。
举个例子，我们输入的是 Verilog 代码，通过综合工具，比如新思的 Design Compiler，生成一堆网表。单纯把一种语言转换成一堆电路网表，这个过程就极其复杂。
原来综合一个电路，甚至不能直接把一个大芯片整体放进去综合，而是要做拆分，把每个部分变成 hard block，每个 block 单独综合，再采用自底向上的方式。
也就是说，正常的 EDA 工具没有办法直接处理那么多小门和 macro 单元，必须有非常复杂、精妙的算法，才能保证最终实现。
而这只是第一步，保证“对”。也就是把语言转换成电路。
第二个因素是，怎么把语言转换成一套非常精妙的电路。所谓精妙，就是功耗低、面积小、门数少，而且更适合后端布局布线。这实际上非常考验能力。
正确性可以通过 formal equivalence 这类工具进行比对，但 PPA 直接关系到最终芯片的竞争力。
如果我们写了同样的代码，综合工具生成的网表在这一步就比竞争对手大 20%，那芯片成本可能直接上升 20%。
所以，如果我是一个新的芯片设计公司，很难冒险采用新 EDA 厂商的工具，特别是在已经有成熟工具可选的情况下。
如果某个领域完全没有现成工具，处于空白状态，那在没有选择的情况下，大家可能愿意尝试新的工具。但如果有选择，大部分人会选择已经量产过、反馈不错，或者自己以前使用过且反馈不错的 EDA 工具。
因为在设计最开始、相当于设定整个环境的时候，没人想给自己增加很多难度。数字电路规模达到一定程度之后，不可控性会越来越大，所以从一开始就要尽量保持可控。
这种可控性来自哪里？就是这个工具有没有实际量产经验。这样一来，能选择的就很少，主要是几家大厂的产品。使用这些工具，心里才有底，才能把真正的精力用在自己的电路上，而不是出了问题就怀疑工具。
程曼祺
我想问一个历史性的问题。现在大家都知道 EDA 有 3 家大公司：新思、Cadence、西门子，目前新思的份额最大。历史上也是这样吗？
比如最开始黄仁勋在 80 年代画电路图的时候，那时候还没有 EDA 公司。最开始这个行业是不是也有很多玩家，后来通过各种竞争和合并，才变成现在的格局？能不能请两位回顾一下这个变化？
秋豪
你说的完全没有问题。最初像英特尔这样的公司，都是自己开发工具。因为它们是 IDM，工艺都是自己的，所以整个工具配套也都是自己的一套。
但从上个世纪 80 年代以后，台湾出现了代工企业，整个集成电路行业开始分工，行业细化，于是出现了一大批 IP 公司、EDA 公司以及其他公司。
整个集成电路行业分得非常细，所以从最初到现在的 3 家巨头，必然会带来大量收购案例。
我们来看，这 3 家历史上的收购应该非常多。它们很多工具原来都不是自己的，最后逐渐完善，形成从前端到后端的全谱系。直到现在，它们也还在收购一些小型 EDA 厂商的工具，完善最终的产品谱系，这是一种很正常的商业形态。
文哥
刚才我们提到，7 月份新思完成了对 Ansys 的收购。我之前在书里面写过，当我们回顾 EDA 三巨头的成名史，会发现它们也难逃半导体行业整合并购的规律。也正是因为这些并购，才成就了 EDA 三巨头。
我之前做过一个统计，虽然可能并不完整，但截至 2022 年，新思科技收购的公司已经有上百家，大概平均每年收购 3 家。可以说，新思要么在收购，要么就在收购的路上。
我觉得 EDA 行业的并购浪潮并不是偶然的，它可以说是 EDA 技术演进、市场压力以及生态博弈共同作用的结果。这 3 点也代表了行业整合背后的深层逻辑。
秋豪
从一个 EDA 工具用户的角度看，我觉得这种整合既带来了效率提升，但从某个角度说，我们也不希望看到寡头，因为这可能带来供应链风险上的挑战。
程曼祺
刚才两位也聊到，这个行业门槛很高，各家公司通过并购和技术演进建立了很高的壁垒，也进行了大量并购。为什么即使这样，这个行业到今天仍然很难诞生一个垄断性的寡头？想听听两位的观点。
秋豪
我觉得刚才说“一套 EDA 工具”，加上“工具类”可能会更好理解。我们使用的 EDA 工具至少有几十个，一个公司可能就有几十个，我没有仔细数过。
比如仿真有 VCS，综合有 Design Compiler，做 formal 比对有 Formality，后端还有 ICC2。整个链条上，每个芯片环节都有配套的 EDA 工具。芯片环节很多，配套的 EDA 工具自然也很多。
所以我们会看到，为什么护城河这么深，市场上还持续有 EDA 工具产生？因为这个市场非常细分。有的公司只做某一个方向、某一个阶段，比如只做仿真，而且在仿真领域有自己的特色。
仿真还分数字电路仿真和模拟电路仿真，两者并不一样，可能还有射频仿真。虽然都叫 EDA 工具，但功能和技术并不相同。
在通用数字电路、占比 80% 的领域里，我觉得这 3 家已经占据了足够大的份额。但剩下 20% 里面，还会不断产生新的机会点，这也是每个行业的规律。
在大规模数字电路设计过程中，实际上会用到一系列从前到后的 EDA 工具。每个环节需要积累的东西都很多。
这就像今天的中国芯片行业，有些领域已经比较成熟，甚至供给过剩，但某些领域，比如 GPU，特别是高性能、大算力训练 GPU，仍然处于供不应求的状态。这是结构性的不平衡。
EDA 工具也是一样。有些国内 EDA 厂商在某个细分领域做得不错，已经获得了行业口碑。它们可以先从一个细分领域做起来，再逐步扩展。
扩展的方式包括并购，也包括技术发展。无论是国内公司还是新思这样的海外公司，都会不断扩展，最后形成一个交织的状态。
文哥
刚才秋豪老师提到，为什么没有垄断巨头。我平时比较喜欢看知乎，那里有一句话叫“先问是不是，再问为什么”。
我觉得整个 EDA 行业其实已经算是有垄断巨头了。可能我们说有 3 家，感觉 3 家不算多，但在整个芯片行业，它其实有点赢家通吃的感觉。
比如高性能 CPU、GPU，主要就是那几家。再比如 NPU，可能也就那么几家。一般来说，行业前三家或者前五家，就能吃到 70% 到 80% 的份额。
秋豪
我再补充一下，为什么 EDA 行业会有这么多并购。一年有这么多次并购，三巨头历史上也都有几十上百次并购。
首先，正如文哥刚才提到的，以芯片设计来说，我最熟悉的领域可能有几十个环节。一个企业想把这些环节全部覆盖掉，其实很难。
三巨头虽然具备全流程能力，但并不意味着它们在每一个环节都做得最好。比如我们做时序签核时，需要用新思的 PrimeTime；做电磁仿真时，可能需要 Ansys 的工具。
另外，新工艺也会催生新的工具需求。收购一家公司，可能比自己研发更快。比如新思在 2020 年收购某家公司，就是为了补强 IP 能力。
还有一个原因是生态协同。像台积电、英特尔、GlobalFoundries、三星，以及国内的中芯国际等代工厂，可能只认证少数几套 EDA 工具。
没有认证的工具，代工厂可能拒绝流片。盗版工具更不可能通过流片认证。
如果新思通过和 Ansys 的并购进行整合，就可以继承 Ansys 在整个行业中的生态位。比如 Ansys 曾经在台积电获得过年度合作伙伴奖，新思就可以借助这次并购，直接继承 Ansys 在产业生态中的位置。
文哥
我觉得并购的优势，是让企业填补自己的能力缺口，把从芯片到系统、从逻辑到物理的能力打通。这也是为什么最近新思收购 Ansys 这么重磅。
举个例子，完成从芯片到系统的全链条解决方案之后，前面的芯片设计可以用新思的工具，后面的物理场仿真可以用 Ansys 的工具，进行力学、热力学和电磁学仿真，并把这些能力深度整合起来。
这样就可以实现从芯片设计到封装的协同优化。同时也可能带来抢占市场的优势，扩大潜在市场规模，覆盖芯片、汽车、航空航天等场景。
EDA 很有趣。它的发展最初伴随着个人电脑和 CPU 的发展。现在的 3 家巨头都成立于 80 年代，正好是上世纪个人电脑出现、CPU 最为流行的时期。
英特尔有自己的工具，而台湾的代工企业为其他芯片厂商提供服务，所以 EDA 市场一下子爆发了。Mentor 成立于 1981 年，新思成立于 1986 年，Cadence 成立于 1988 年，到现在已经接近 40 年了。
新思在中国也已经接近 30 年。它们的 40 年发展史，基本伴随着美国芯片行业的黄金时代成长起来。
国内 EDA 工具则伴随着新的发展需求成长。现在国内有几家 EDA 公司，像华大这样的公司也有一些客户。EDA 最终是和客户共同成长的产业，不是一个孤立的、直接面对消费者的产品。它毕竟是 To B 的，正是因为有大量芯片厂商存在，才会有更多细分 EDA 公司来卖铲子。
程曼祺
7. 国产 EDA 先攻细分
国内 EDA 的情况可以请两位介绍一下吗？你们现在会用到国产 EDA 产品吗？
文哥
我肯定不会。
Very 老哥
我也没有。
程曼祺
所以现在国产 EDA 的渗透率可能还是比较低。文哥是在外企，已经有几十年的积累，所以不太会考虑国产工具。Very 老哥所在的是国内芯片企业，目前也没有用到国产 EDA。
Very 老哥
就像我刚才说的，很难说服公司或者工程师使用一个之前没有用过的工具。这里面的代价、成本以及机会成本都很大，没有人愿意承担这个责任。
本来已经可以使用成熟工具，而且我们做的也不是特别特殊的芯片，三大 EDA 厂商的工具肯定能够满足要求，就没有更换的动力。说实话，动力不足。
程曼祺
比如国产 GPU 领域，有昇腾、寒武纪，以及摩尔线程、沐曦、壁仞等公司。寒武纪和昇腾肯定还是有一定出货量的。
如果在 EDA 领域，把国产公司和海外公司的产品强弱对比类比成 GPU，它可能是一个什么情况？
文哥
我感觉国产 EDA 更多是在细分领域。比如有的公司能够提供版图提取工具，甚至已经上市了。每家公司都有自己的独特点，可能有很多公司，但它们的独特点足以支持自身发展。
比如在模拟信号提取方面，有些公司有很多特色。模拟电路的晶体管数量不多，一个 LDO 大约只有十几个管，主要是调节晶体管的宽长比。如果它在这个方面比竞争对手做得更好，就有很多机会。
比如射频领域的模型提取。我现在做的是数字电路，所以没有用到这些工具。如果做射频或者模拟电路，可能会使用国内 EDA 厂商的产品。我认为这主要是因为行业不同。
程曼祺
我了解了。总结一下，可能在模拟芯片领域用得多一些；数字芯片，尤其是主流的大芯片，可能还是更依赖头部 EDA 厂商。
它们的竞争力在于系统级优化能力，而不是某个单点能力。但在某些单点上做得不错的中国公司，也可以自己生存下来，并以此为基础慢慢发展。
文哥
对，他们可以以这个单点立于不败之地，因为已经有一定的客户群。在这个基础上，也可以通过研发、并购等方式慢慢壮大。
程曼祺
8. 大芯片拖慢设计迭代
我们继续关注近期比较热的 AI。大家经常说，大模型越火，芯片越复杂。具体来说，EDA 在这场复杂度的通胀中会扮演什么角色？
文哥
芯片复杂度增加，目前最明显的就是芯片面积变大。现在 AI 算力芯片每颗大约都在 600 到 700 平方毫米。芯片越大，迭代就越慢。
本质上，EDA 工具要解决的问题，就是怎么在芯片设计过程中加速迭代。我想这是非常重要的挑战。
秋豪
我觉得这对所有人都是挑战，对设计来说是挑战，对生产制造来说也是挑战。比如台积电的良率，大家都知道大芯片的良率会比较低。
同样，对于 EDA 工具来说，设计大芯片也是非常艰难的事情。芯片规模稍微一大，整个迭代周期就会变长，芯片上市周期也会变长。
上市周期变长，商业闭环和投资回报的周期也会变长。芯片少则投资几千万到 1 亿元，多则 10 亿元。如果晚一天上市，一天的资金利息也不少。
大家从这个角度就能理解，为什么大芯片迭代慢是一个非常不利的因素，也可以说是一个非常大的挑战。
程曼祺
两位最近体验到什么 EDA 新功能？它是在解决这个问题、应对 AI 芯片新的设计挑战吗？
文哥
我最近遇到的新功能，基本都是增加新的 AI feature，也就是增加自动化特性，加速整个验证过程。我没有直接做 AI 芯片设计，但体验过一些加入 AI 功能的 EDA 工具。
秋豪
对，EDA 公司会在工具里面加入 AI 功能。
举两个例子。第一个是芯片设计中有很多跨时钟域问题，可能有上百万条。以前解决这些问题可能要花两周甚至一个月，但通过 AI 帮助分析，时间可以大大缩短，可能 2 到 3 天就能完成。
第二个例子，之前我在书里写到过，有一个团队用 AI 做后端布局布线，只花了 6 个小时，就达到了业内专家的水平。这个水平相当于一个有 10 到 15 年工作经验的专家，花两到三周才能达到的效果。
通过这个对比可以看到，AI 工具可以大大缩短芯片设计周期。
程曼祺
那是不是有些专家的工作可能会被替代？还是说专家会变得更轻松？大家会说 AI 会冲击程序员的工作，它会不会影响芯片设计相关工程师的工作？
文哥
我觉得掌握这些 AI 方法，肯定能让工作效率大幅提升。但经验丰富的专家不太容易被替代，可能被替代的是经验没那么多的工程师。
秋豪
刚才文哥讲的例子，应该是谷歌发表的一篇论文。他们通过 AI 进行布局布线，实现了整个电路的自动布局布线，达到有十几年经验专家的水平。
但芯片设计的核心问题在于投资太大。芯片已经花了 1 亿元，专家的 100 万元成本并不是主要问题，所以 AI 更多是释放专家的精力。
一些通用工作可以交给 AI 完成，但核心的 sign-off 工作，还是需要公司自己的专家，也会请外部专家，当然会支付一些专家费，大家一起挑 bug。这一部分专家肯定不会被芯片设计行业取代。
如果工程师能从掌握工具，转变为掌握 AI 工具，整个行业的效率就会提升。知识体系没有变，只是对应的工具变了。原来是直接面对 EDA 工具，现在是面对 EDA 工具里的 AI 工具，本质上仍然是在使用工具，只不过拥有了一个更听话的工具。
程曼祺
AI 到来之后，两位觉得它更有利于已经存在的大公司，比如新思、Cadence、西门子，进一步增强优势，还是会给新的 EDA 公司带来机会？你们观察到哪些行业变化？
秋豪
以通用大模型为例，现在可以让 DeepSeek 生成一段代码，但效果其实很差。大模型生成 Python 之类的代码已经很好了，点一下就能运行，当然有些也需要修改。
但它生成 Verilog，也就是芯片设计语言，效果就很差，整个行业都有这种反馈。
如果要面向芯片设计代码，就必须进行后训练，把更丰富的 Verilog 语料放进去，当然还包括 SystemVerilog、SV、UVM 等，然后再进行训练，效果才会好一些。
那业界谁拥有最多的这类语料？就是原来能够提供 EDA 工具和 IP 的公司。英伟达自己 GPU 的语料可能很多，但它不会开放，肯定会自己训练模型。
能开放的，或者说拥有较多相关语料的，主要是原来的 IP 供应商，比如 ARM。
文哥
对，ARM 在这方面会有优势。新思、ARM、Cadence 在 IP 市场上也是很强的玩家，所以它们拥有这些语料，在这个领域有先发优势。
而且这些东西特别容易集成到自己的 EDA 工具里。客户原来就使用它的工具，现在再加一个补丁、增加一个 feature，就能直接使用。
国内也有一些公司在做，但我和几家公司聊过，大家唯一头疼的就是没有语料。Verilog 语料非常少。
程曼祺
这些国内公司是在做面向半导体行业的 AI 垂直模型，还是本身就是 EDA 公司？或者是一些创业公司，本来并不是 EDA 公司？
文哥
有一些是 AI 公司，想在半导体行业做垂直模型。它本身并不是 EDA 公司，因为生成 Verilog 这件事，本质上并不是原来固有 EDA 的一环。
它是一个 AI 创业公司，想做 Verilog 代码生成。大模型本来就是生成语言的，生成 C 是生成，生成 Python 也是生成，从这个逻辑类推，生成 Verilog 也是一种生成方式。
基于这种朴素的类推，确实有很多公司想做小语言生成。但它们遇到的第一个问题就是没有语料库，这个问题很难解决。
Verilog 语料是各个公司的核心知识产权，基本不会公开。能够公开的，主要是一些开源内容，距离商业化可能还有一定距离，质量也参差不齐。
秋豪
按照 EDA 行业的发展惯例，新思这样的公司也有可能收购这个方向的创业公司。
如果我要写一个模块，直接告诉工具需要生成什么模块，它可能帮我写出 80%。这已经省了 80% 的力，已经具备商业价值了。
文哥
以目前的 AI 和 EDA 来说，AI 还处在单点优化阶段比较多。但为什么真正的巨头拥有护城河？它们的护城河在于整个 SoC 级别的系统优化能力。
也就是说，在特定面积和各种约束下，怎么让芯片面积更小、功耗更低、性能更强，这才是它们的能力。
所有大公司的这些能力都不会对外开放。即使我作为一家世界顶级芯片公司，和 EDA 公司合作，部分代码可能会对 EDA 公司可见，但一定要签保密协议。给对方的代码不能用于其他内容，也不能作为大语言模型训练语料。
从我的角度来看，目前 AI 在芯片设计里的单点优化能力很强，但还不具备国际顶级公司那种 SoC 级别的优化能力。
相比用外部 AI 协助自己，现在很多芯片设计工程师如果不懂一点 AI，不会使用 AI 工具，不会开发 AI，可能都不能成为优秀的芯片设计工程师。很多公司其实也在做自己的 AI。
程曼祺
9. 不同下游各有考题
芯片面向的行业非常广泛，只要涉及数字技术，都会用到芯片。对于手机、云计算、汽车等不同下游行业，它们对芯片的要求不一样。再往上，这些不同行业对 EDA 提出的考题有哪些差别？
文哥
不同行业对 EDA 的要求确实不一样，包括手机、汽车电子和云计算。
手机的特征是什么？它非常在乎 PPA，也就是性能、功耗和面积。
比如旗舰手机的 SoC，要考虑手机的薄厚程度和体积大小，要符合用户手的握持习惯。所以旗舰手机 SoC 通常需要在一定的平方毫米内，集成 CPU、GPU、ISP，同时还要满足功耗要求。手机不能耗电太快，这可能是手机芯片最在乎的事情。
手机对 EDA 提出的挑战，就是要保证最终产品在一定规则范围内。比如新思的 Fusion Compiler，可以实现模块级的功耗分区，也可以做动态电压调节，从而实现更好的功耗控制。
能否在更小的面积内榨取更多性能，可能就是 EDA 的胜负手。
云计算是高算力需求场景。现在很多 AI 训练芯片的晶体管已经达到上千亿。在这种情况下，传统布局布线工具的运行时间会很长。
如果时钟树存在偏差，可能导致多核同步失效，影响算力利用率。对于 EDA 来说，如何把十亿、百亿、千亿级芯片的布线拆解成多个子任务，提高芯片设计和计算效率，这可能是 EDA 能够发挥作用的地方。
汽车电子最在乎的是安全和可靠性。我们买一辆车，不像手机用 3、4 年就换了，汽车可能会使用 10 年、15 年甚至 20 年。
车规芯片可能要保证在零下 30 摄氏度到七八十摄氏度的范围内正常工作，要保证老化效应和建模误差非常小。还要保证单点故障率非常低，通过相关国际认证，这样驾驶时才更安全。
据我所知，EDA 有一些解决方案。比如新思的 EDA 工具可以提前注入故障，帮助加速芯片验证流程。
另外，Ansys 可以对从系统仿真到封装、散热的热耦合进行仿真，提前暴露可能的热点。这样的仿真模型可以提前暴露实际应用中的问题。
所以在不同场景下，对 EDA 的挑战是不一样的。当然，EDA 也有相应的解决方案。
秋豪
我补充一点。每种芯片都有共通性，比如刚才文哥讲的 PPA。但手机芯片首先有超低功耗要求，这一点确实和其他芯片不太一样。
除了时钟门控，还要做 power-down，也就是电源域划分。手机芯片是所有芯片大类里电源域划分最复杂的，没有之一。
它可能被划分成不同的电源域。比如屏幕关掉时，很多模块都已经断电，可能只留下一个最小的小核在工作，其余大核全部断电。
在这么复杂的电源域划分下，手机芯片需要大量低功耗设计导入。除了电源域划分之外，动态电压调节也是芯片后端设计中非常有挑战的事情。
EDA 也帮芯片设计工程师分担了很多工作。刚才讲到功耗，比如我写一个计数器，用不同代码、不同方式实现，EDA 工具会帮我选择一个更优的方案。
如果我希望功耗最低，它会在综合之后形成一个更优的物理网表和解决方案。有时候它也能释放工程师的脑力，把这些烦心事交给工具去思考，我只需要专注于实现功能。
程曼祺
我们刚才已经多次提到新思。它确实是目前 EDA 领域最头部的公司，今年刚好是新思在中国 30 周年。对于一家跨国超级大公司来说，它已经在中国深耕了很长时间。
按照惯例，他们每年都会举办开发者大会。我想听听两位第一次接触，或者参加这类行业活动时，有什么样的体感？
作为外部的人，大家可能对苹果的 WWDC 有比较直观的感受，但对于 EDA，普通人可能没有那么强的感知。两位可以简单延展一下吗？
秋豪
我能说每次自助餐是我最期待的环节吗？
我是比较乐于参加各种类似开发者大会的活动。每次参加，我不仅关注自己所在的领域，也会关注其他方向，比如高性能计算、RISC-V，或者汽车领域。
开发者大会相当于 EDA 公司把很多芯片设计公司召集到一起，也是一个相互学习的过程。业界面临的问题很多都是共通的：我们遇到一个问题，可能另一家公司也遇到同样的问题。
我记得有一次向新思提 case，说我们需要某项功能，希望他们的研发部门帮忙解决。新思评估以后说，其他公司前几天也提过类似需求。
当几家公司都提出同样的需求后，他们就会增加这个新功能。所以每次参加开发者大会，我觉得都是一次技术和思维上的碰撞。
慢慢地也会认识很多熟人。EDA 公司作为一个纽带，把整个行业不同的人，或者同一个技术方向的人连接起来。
借着这个机会，大家可以在某个技术方向上把技术再往前推动一点。可能我有一个更好的 idea，或者更好的架构，能够解决一些现实难题。也可能是 AI 赋能这个方向。
开发者大会有点像把所有公司聚集起来，大家讨论当前最重要的方向，也像一次头脑风暴。我去听完会议，突然会想到一些新点子，带回去实现。
到第二年，我就可以再来开发者大会，把自己的成果或者工作中的创新展示给业界。这是一个很好的正向循环。
文哥
我觉得秋豪老哥刚才说得很好。参加开发者大会，很多时候是为了开阔眼界。知道一个新概念以后，可能马上就能用到工作中，改善自己的工作效率，或者提升整个项目的效率。
还有一个我个人比较关心的，是开发者大会上的 Chiplet 解决方案和 Chiplet IP。
现在受限于各种环境，能够流片的芯片大小有限。如果想获得更大的算力，通过 Chiplet 是目前比较可行的方式。
但 Chiplet 的生态还在发展中。比如要做多个芯粒，芯粒之间的互联，UCIe 是一种方案，目前还不是特别标准化。
像新思这样的行业大厂，我觉得应该会带领标准化浪潮。第一，它具有这样的行业地位；第二，带领这个浪潮以后，能够获得巨大的收益。
包括芯粒之间的互联、芯粒间的 IP，以及如何通过 EDA 流程加速 Chiplet 设计，我都非常期待看到相关的 IP 解决方案和 EDA 新功能。
程曼祺
现在已经 8 月多了，今年大半年也过去了。如果请两位各自用 3 个词总结今年芯片行业的动态，你们会选哪 3 个？为什么？
Very
第一个词我想应该是算力。现在整个中国芯片市场，大部分投资机会都放在算力芯片上，基本是类 GPU 或 TPU 相关的算力芯片。
我们看到的，无论是已经上市的、正在奔赴科创板的，还是初创的算力芯片公司，都有很多。所以第一个词肯定是算力。
第二个词是平稳。前几年，包括去年和今年，芯片行业会出现一些公司倒闭的情况，时有发生。但目前来看，整个芯片市场还是处于企稳状态。
虽然有不少芯片公司倒闭，但也有不断诞生的算力芯片初创公司。整个芯片行业的环境还是比较平稳的。
最后一个词是 AI。AI 已经赋能整个芯片行业的各个方面。
我有一个朋友之前做后端设计服务，今年已经完全转向 AIGC，想用 AI 赋能整个前端芯片行业，甚至包括后端设计。我们最近使用的很多 EDA 工具本身也带有 AI 功能，可以加速整个仿真过程。
文哥
我想说的第一个词，和 Very 老哥最后一个词一样，也是 AI。我从投资的角度讲一下。
今年第二季度，受益于 AI 对公司核心业务的推动，北美四大云厂商——谷歌、微软、Meta 和亚马逊——2025 年第二季度资本支出合计达到 870 亿美元，这是历史新高。
目前来看，AI 算力硬件已经成为投资领域的绝对中心。AI 对芯片行业的影响体现在方方面面，包括芯片设计、EDA 工具 AI 化、制造、封装和存储。
第二个词是异构集成。现在异构集成也是一个很热的技术方向。
以前我们可能认为封装在产业链中比较靠后，技术含量没那么高，只是辅助工艺。但慢慢来看，封装已经开始成为性能的决胜点。
从几个侧面来看，台积电的 CoWoS 产能很难排上，很多公司的产能需求都要排队。封装技术路线也处于百家争鸣的状态，有面板级封装、去基板化封装、扇出型面板级封装等，技术路线百花齐放。
这些都说明，封装越来越重要。它已经从后道工序变成定义芯片性能的关键，甚至现在芯片立项时，就要考虑封装问题。
有多少个芯粒，每个芯粒负责什么，都需要在设计初期考虑。新思今年年初预测，2025 年将有 50% 的新型高性能计算芯片采用 2.5D 或 3D 多芯粒设计。
到年底再看这个预测是否准确，但以我的感受和对行业的了解来看，我觉得 50% 是可以达到的。
第三个词是垂直重构。现在整个产业链的分工正在发生变化。大家比较熟悉的是英特尔 IDM 2.0 模式，同时控制设计、制造和封装，对整个链条进行控制。
三星未来可能也会打通存储、逻辑和代工 3 个部门的数据，这样更有利于芯片协同优化。
现在来看，Fabless 和 Foundry 也处于深度绑定状态，比如台积电和新思、IP 厂商、封测厂之间，都处于深度绑定状态，有点像一站式服务。
我觉得 2025 年芯片行业正在经历一场从技术到产业链的垂直革命。我们开始用 AI 定义需求，以前可能通过编程语言，现在开始用自然语言定义需求。异构集成也慢慢成为突破瓶颈的方向。
这种整合正在改变整个行业的格局。
程曼祺
10. 系统协同决定未来
如果画一张 2026 年到 2036 年的行业地图，两位会把重心标在哪里？比如 AI 化、平台化，还是系统级协同？想听听你们各自的理由。
我们之前一直在聊 AI，但这里我想提出一个不同的观点：系统级协同。
AI 在中短期内可能还有局限，目前还是在做单点技术优化。我觉得垂直整合和系统级协同可能会更重要。
首先，现在摩尔定律在放缓，工艺也在慢慢接近极限。虽然大家在说 5 纳米、3 纳米、2 纳米，但如果看晶体管结构，真正的导电沟道长度，可能还在 10 纳米以上，甚至是 12 纳米、14 纳米。
所以系统级协同，需要把上下游不同环节的技术结合起来，一起推动芯片和算力的变革。
我说的系统级协同，包括先进封装、软硬件一体化、整个芯片生态，以及 CUDA 这样的软件生态。从单芯片的算力和硬件能力，到软件生态，再到全栈交付能力，都需要协同。
不仅是软硬件和不同技术的协同，有时候还要进行 PPA 协同，把功耗、面积和性能达到比较好的平衡。
如果以系统协同作为轴心，向左可以把材料、器件、制造进行垂直整合；向右则是更偏软件，把算法、框架和应用场景做成生态闭环。
我觉得系统级协同可能帮助我们打破半导体行业的发展周期，延续摩尔定律，甚至创造出一个新的领域。
Very
沿着刚才的思路，我觉得 AI 是未来 5 年绕不过去的关键点。
以前大家会说，能不能做到“超级个体”：一个人可以开发一个 App，一个人可以写一本书。但一个人做不了芯片开发。
芯片是一个非常结构化的东西，从架构设计、仿真、验证、后端，到流片和封装，每个环节都有较高门槛。
但如果 AI 能把这个门槛拉低，当然资金门槛不可能被拉低，但人力投入门槛如果能够降低，就可能促进这个行业进入更多繁荣周期。
芯片之所以是重资产，是因为迭代比较慢。如果 AI 能减少人力成本、缩短整个周期，就可以大大压缩行业投入。一个精炼的小团队，可能就可以做成以前需要大团队才能做的事情。
如果验证周期缩短，迭代周期就会加快，可能会带来芯片行业的再繁荣。现在 AI 还只能做单点优化，但如果未来能做到系统级的协同，整个行业前景会完全不一样。
程曼祺
你说这个挺有意思，让我想到 80 年代末到 90 年代初的无晶圆厂，也就是 Fabless 热潮。
那时候从既设计芯片又制造芯片，变成只做设计、不做制造，投入相对变小了，于是像英伟达这样只做设计的公司成长起来。
你刚才说的路径，可能是 AI 又带来一轮投入减少的机会。更多小团队，或者资金要求没那么高的团队，有可能进入这个市场，带来不一样的想法和产品，也让迭代速度变快。这个现象值得观察。
行，做个预言家。
程曼祺
我相信两位在和师弟师妹交流时，或者日常工作中，会接触到很多新入行的新人。
2022 年左右，可能是整个行业泡沫比较多的时候，有很多人涌入芯片行业。现在行业更加平稳，最后想请你们给新入行的人一些建议。
他们最值得培养的能力是什么？作为资深从业者，你们能给出什么建议？
我觉得第一是好奇心。首先你要愿意在这个行业里做。对于芯片行业中自己负责的领域，比如我是设计工程师，就要对新的设计工具、新的设计 IP、新的架构保持好奇。
如果我是验证工程师，就要关注新的验证方法学。要始终保持不断提升自己的心态，而不是觉得今天这样工作就够了。拥有这种想法的人，特别适合做芯片工作。
另外一个是解决问题的能力，或者说专注度。无论遇到什么问题，都要能够从头分析：问题的原因是什么，问题出在哪里，怎么解决，为什么这个解决方法更好，以及以后如何避免类似问题。
如果能完成这样的问题闭环，一个问题一个问题地解决，就可能很快成长为专家。
主要就是两点：一是好奇心，二是解决问题的能力。
Very
我想把这个建议从 AMD CEO 苏姿丰那里借过来，就是快速学习的能力。
过去几十年，以及未来一段时间，我们肯定处于技术爆炸的时代。快速学习能力应该是芯片人必备的技能。
一个资深工程师或者专家，可能需要两三周完成的事情，AI 几个小时就做完了。那专家要做什么？应该学会驾驭这些聪明的工具。
很多工程师不能只专注于自己熟悉的经验，还应该学习更先进工艺的经验，学习使用 AI、制造 AI、开发 AI，把自己的精力和脑力放在更高的层面上。
在很多外人看来，芯片设计是一项高深、很有创造性的工作。但从我的感受来看，芯片设计 70% 的工作还是比较枯燥的，说白了就是高级一点的搬砖人。
无论是做 EDA 还是做芯片设计，快速学习能力都可以说是未来必备的生存法则。
刚才提到新思会给学校提供教育优惠或者免费使用，有些学生会在学校里接触 EDA。但学校里的 EDA 不一定是业界最先进的，甚至可能根本用不到；学校课程使用的软件也可能已经滞后。
所以从学校进入业界以后，必须具备快速学习能力，学会最新的设计方法学。你可能需要从祖传的设计脚本，学习到最新的语言，比如从 Perl 转向 Python。
快速学习能力，可以让工程师驾驭比自己更聪明的工具。以前我们像一个知识存储器，学了很多东西；现在可以把自己变成知识路由器，连接各种碎片信息，构建动态知识网络，搭建自己的知识库。
我们也可以从工具使用者变成 AI 训练师，理解算法本质，引导工具进化，把经验沉淀下来，反过来反哺行业生态。
我记得新思 CEO 讲过一句话：“未来属于学习敏捷型的工程师。”这一点我非常同意。
文哥
这其实和 Very 老哥讲的好奇心有点类似。学习敏捷型的工程师，可以用好奇心打破技术壁垒，在职业生涯中开辟确定的路径，或者进行创新。
这就是我们芯片工程师和 EDA 工程师最帅的姿态。
我记得高中时，语文老师经常说，你们这些人不要只想着留杀马特发型、染黄毛、纹身、和人打架。你把数学学好，把物理学好，写一手好文章，我觉得这才是真正的帅。
回到 EDA 工程师和芯片工程师身上，拥有好奇心，敢于拥抱前沿技术，拥有快速学习能力，能够快速掌握最前沿的技术，这才是我们最需要的生存技能。
程曼祺
今天关于 EDA 聊到了方方面面：它对普通人来说到底扮演什么角色，为什么重要，门槛在哪里；头部公司是怎样成长起来的；在今天 AI 和算力爆发的情况下，EDA 扮演什么角色，又给工程师带来哪些帮助。
今天《晚点聊》非常荣幸，也非常开心，能够和两位资深从业者进行这样一场深度对话。我自己，包括听众朋友们，应该都能从中收获很多。
我们跟听众朋友们说一声再见。
好的，各位拜拜。
Very
拜拜，谢谢。
程曼祺
拜拜，各位再见。
本期节目就到这里，感谢收听。如果你对今天聊的话题有观察、好奇或疑问，欢迎在评论区分享想法，这也会成为我们节目的一部分，让整个讨论更完整。你也可以把我们的节目分享给对这个话题感兴趣的朋友，欢迎推荐更多你想听的主题和嘉宾。你可以从小宇宙、苹果 Podcast 等渠道关注“晚点聊 Late Talk”，也欢迎关注我们的公众号“晚点 Late Post”，下期再见。